τ Scaling : Le nouveau moteur de croissance conçu par Huawei pour l’ère post-Moore
TechFlow SélectionTechFlow Sélection
τ Scaling : Le nouveau moteur de croissance conçu par Huawei pour l’ère post-Moore
Du « rétrécissement des dimensions » à la « compression du temps ».
Dédié à des analyses Web3 approfondiesAu cours des 60 dernières années, l’industrie des semi-conducteurs a progressé en réduisant continuellement la taille des transistors (loi de Moore) : plus petits, plus denses et moins chers.
Mais cette voie est aujourd’hui à l’arrêt :
- Les gains apportés par les procédés inférieurs à 7 nm se sont effondrés ;
- Le coût des machines à photolithographie est astronomique ;
- Le coût de conception d’une puce en technologie avancée dépasse désormais 1 milliard de dollars américains ;
- Le coût unitaire d’un transistor ne diminue plus — il augmente même.
L’équipe semi-conducteurs de Huawei a validé, en 6 ans et avec 381 puces commercialisées, une nouvelle direction :
Plutôt que de rivaliser sur la taille, elle mise désormais sur le temps.
Elle propose ainsi la théorie du « scaling τ » (« échelle τ ») :
Le « temps » devient la métrique centrale d’optimisation. L’objectif consiste à réduire systématiquement la constante de temps caractéristique τ sur l’ensemble de la chaîne, depuis la commutation du transistor (à l’échelle de la picoseconde) jusqu’à l’exécution d’une tâche dans un centre de données (à l’échelle de la seconde), couvrant ainsi 12 ordres de grandeur.
Autrement dit :
Au lieu de comparer qui fabrique le plus petit, on compare désormais qui est le plus rapide, le plus réactif et le plus efficace.
I. En quoi consiste concrètement le « scaling τ » ?
τ désigne la latence ou la constante de temps à chaque niveau d’abstraction, répartie en quatre couches :
- Transistor : vitesse de commutation ;
- Circuit : délai de propagation du signal ;
- Puce : délais liés au calcul et à l’accès mémoire ;
- Système : temps de synchronisation bout-à-bout pour la communication.
L’objectif est de réduire τ de façon intégrée à tous les niveaux — procédé, circuit, architecture et système — en utilisant une métrique commune, plutôt que d’optimiser chacun de ces niveaux isolément.
II. Déploiement sur smartphone : LogicFolding (« repliement logique »)
Sans améliorer le procédé de fabrication, cette approche empile verticalement les couches de la puce et utilise une liaison hybride ultra-précise pour répartir les chemins critiques sur plusieurs niveaux — comme si l’on « ajoutait des étages » à la puce.
- Densité de transistors : passage de 155 à 238 millions par mm² en une génération, soit une hausse de 55 % ;
- Efficacité énergétique : +41 %, fréquence d’horloge augmentée de près de 13 % ;
- Fréquence des mémoires SRAM : augmentation supérieure à 40 % ;
- Fréquence d’horloge du Kirin 2026 atteignant 3,1 GHz, objectif fixé à 4 GHz pour 2029.
III. Déploiement dans les centres de données IA : compression intégrale de la latence
Dans les grappes d’IA, 80 % de la consommation énergétique et 70 % des coûts proviennent du déplacement des données. La clé réside donc dans la réduction du temps de communication.
1. Bus unifié (Unified Bus)
Suppression des multiples couches de protocole : la latence d’accès à distance chute de plusieurs dizaines de microsecondes à environ 100 nanosecondes — soit un gain de facteur 500.
2. Interconnexion optique Hi-ONE
Débit par module de 8 Tbit/s ; remplacement des interconnexions en cuivre par des fibres optiques, portant la distance maximale de 1 mètre à 100 mètres, ce qui permet de répondre aux besoins des grappes comportant des dizaines de milliers d’accélérateurs.
3. Repliement 3D (3D Folding)
Résolution du problème inhérent aux emballages 2,5D — où la surface augmente rapidement tandis que les interfaces peinent à suivre — en plaçant mémoire, alimentation et interface optique sur les faces verticales, afin de faire évoluer ces composants en parallèle avec la puissance de calcul.
- Prévision : d’ici 2035, l’intégration matérielle des systèmes IA augmentera de plus de 100 fois.
IV. Nouvelle convergence entre logique et mémoire
Historiquement, processeurs (CPU) et mémoires ont évolué séparément. Or, à l’ère de l’IA, le déplacement des données est devenu plus critique que le calcul lui-même. Une intégration 3D étroite entre logique et mémoire s’impose, faisant basculer le pouvoir décisionnel de la chaîne de valeur vers les fabricants de mémoires et les spécialistes de l’emballage.
V. Défis restants
- Adapter les outils EDA aux conceptions 3D empilées ;
- Optimiser les écarts de procédé entre wafers et les pertes liées aux interconnexions verticales ;
- Développer de nouvelles normes d’efficacité énergétique et de benchmarks adaptés.
Conclusion
L’ère de la loi de Moore fondée sur la réduction de la taille touche à sa fin : commence celle du « scaling τ », centrée sur le temps.
Il n’est plus nécessaire de poursuivre coûte que coûte les technologies de pointe en photolithographie. Grâce à l’empilement 3D, à la refonte architecturale des systèmes et à l’optimisation des interconnexions, il est possible de maintenir une progression continue des performances et de l’efficacité énergétique.
Cette trajectoire constituera la voie principale de l’industrie des semi-conducteurs au cours des dix prochaines années.
Bienvenue dans la communauté officielle TechFlow
Groupe Telegram :https://t.me/TechFlowDaily
Compte Twitter officiel :https://x.com/TechFlowPost
Compte Twitter anglais :https://x.com/BlockFlow_News
