Comprendre en un seul article les pools de profit et le paysage industriel du stockage IA
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Comprendre en un seul article les pools de profit et le paysage industriel du stockage IA
Ces trois orientations détermineront la forme de chaque bassin de profit au cours des cinq prochaines années.
Dédié à des analyses Web3 approfondiesAuteur : Godot
Le stockage IA peut être divisé en six niveaux :
1) SRAM embarqué sur puce
2) Mémoire à très grande bande passante (HBM)
3) DRAM sur carte mère
4) Couche de mémoire mutualisée via CXL
5) SSD d’entreprise
6) Stockage NAS et objets dans le cloud
Cette hiérarchie est définie selon la localisation physique du stockage : plus on descend dans la pile, plus la distance par rapport à l’unité de calcul augmente, mais plus la capacité de stockage disponible s’accroît.
En 2025, la taille totale combinée de ces six niveaux (en excluant la valeur intégrée du SRAM embarqué, car celui-ci est directement intégré aux puces de calcul) atteindra environ 22,9 milliards de dollars américains, dont la DRAM représente la moitié, l’HBM 15 % et les SSD 11 %.
En ce qui concerne les profits, chaque niveau est extrêmement concentré entre quelques acteurs dominants : les trois premiers détiennent généralement plus de 90 % de parts de marché.
Ces « piscines » profitables peuvent être classées en trois catégories :
1) Piscines à forte marge bénéficiaire et à domination oligopolistique au niveau des puces (HBM, SRAM embarqué, SSD QLC)
2) Piscines émergentes à forte marge bénéficiaire au niveau des interconnexions (CXL)
3) Piscines à rendement composé à grande échelle au niveau des services (NAS, stockage d’objets dans le cloud)
Ces trois types de piscines présentent des caractéristiques, des taux de croissance et des barrières à l’entrée différentes.
Pourquoi le stockage est-il hiérarchisé ?
Parce que les puces CPU (responsables du contrôle) et GPU (responsables du calcul) ne disposent que de mémoires tampon temporaires — à savoir des caches SRAM embarqués — dont la capacité est trop faible pour contenir des modèles de grande taille, ne permettant que le stockage de paramètres temporaires.
À l’extérieur de ces deux puces, il faut donc connecter une mémoire plus volumineuse afin de stocker les modèles de grande taille ainsi que les contextes utilisés pendant l’inférence.
Bien que le transfert de données entre les différents niveaux de stockage soit rapide, il génère toutefois des latences et une consommation énergétique non négligeables : c’est là le principal défi.
Actuellement, trois axes stratégiques sont explorés :
1) Empilement d’HBM : placer la mémoire aussi près que possible du GPU afin de réduire la distance de transfert
2) Mutualisation de la mémoire via CXL à l’échelle du rack, permettant un partage dynamique de la capacité
3) Intégration conjointe du calcul et du stockage sur une même plaquette de silicium (architecture « compute-in-memory »)
Ces trois orientations façonneront la structure des « piscines » profitables au sein de chaque niveau au cours des cinq prochaines années.
Voici une description détaillée de chaque niveau :
Niveau L0 – SRAM embarqué : une « piscine » de profits réservée à TSMC
La SRAM (mémoire statique à accès aléatoire) constitue le cache intégré aux puces CPU/GPU ; elle est intégrée directement dans chaque puce et n’est pas commercialisée séparément.
Le marché des puces SRAM autonomes est quant à lui très limité, représentant seulement 1 à 1,7 milliard de dollars américains, avec comme principaux acteurs Infineon (~15 %), Renesas (~13 %) et ISSI (~10 %).
La « piscine » de profits associée revient à Taiwan Semiconductor Manufacturing Company (TSMC), car chaque nouvelle génération de puces IA nécessite davantage de surface de SRAM, ce qui implique l’achat de davantage de wafers.
Or, plus de 70 % des wafers fabriqués selon des procédés avancés dans le monde sont produits par TSMC. Ainsi, chaque millimètre carré de SRAM embarqué dans des puces telles que les H100, B200 ou TPU v5 se traduit directement en revenus pour TSMC.
Niveau L1 – HBM : la plus importante « piscine » de profits à l’ère de l’IA
L’HBM (High Bandwidth Memory, mémoire à très grande bande passante) consiste en des puces DRAM (Dynamic Random-access Memory, mémoire dynamique à accès aléatoire) empilées verticalement à l’aide de la technologie TSV (via-silicon through), puis intégrées à proximité du GPU via un emballage CoWoS.
L’HBM détermine presque à elle seule la taille maximale des modèles qu’un accélérateur IA peut exécuter. SK Hynix, Micron et Samsung détiennent collectivement près de 100 % du marché.
Au premier trimestre 2026, la répartition des parts de marché était la suivante : SK Hynix (57–62 %), Samsung (22 %), Micron (21 %). Grâce à de larges commandes provenant notamment de NVIDIA, SK Hynix s’est imposée comme le fournisseur dominant.
Selon les propos tenus lors de la conférence téléphonique relative aux résultats du premier trimestre 2026 de Micron, le TAM (Total Addressable Market, marché total adressable) de l’HBM devrait croître à un taux annuel composé (CAGR) d’environ 40 %, passant de 3,5 milliards de dollars américains en 2025 à 10 milliards en 2028 — objectif atteint deux ans plus tôt que prévu initialement.
L’avantage fondamental de l’HBM réside dans sa marge bénéficiaire exceptionnellement élevée. Au premier trimestre 2026, la marge opérationnelle de SK Hynix a atteint un record historique de 72 %.
Les raisons de cette forte rentabilité sont les suivantes :
1) Le procédé TSV réduit la capacité de production traditionnelle de DRAM, maintenant ainsi un déséquilibre structurel entre offre et demande pour l’HBM ;
2) La montée en rendement des technologies d’emballage avancé demeure difficile : c’est notamment ce facteur qui a fait chuter la part de marché de Samsung de 40 % à 22 % ;
3) Les principaux fournisseurs adoptent une stratégie de capex prudente, et ont réussi, au premier trimestre 2026, à faire progresser le prix moyen de vente (ASP) de la DRAM de plus de 60 % par rapport au trimestre précédent, confirmant clairement leur position dominante de vendeur.
Parmi les trois géants, SK Hynix, fortement tirée par la forte croissance de l’HBM, a enregistré un bénéfice opérationnel annuel de 47,21 billions de won sud-coréens en 2025, dépassant pour la première fois Samsung Electronics. Au premier trimestre 2026, sa marge opérationnelle de 72 % a même dépassé celle de TSMC (58,1 %) et de NVIDIA (65 %).
Micron bénéficie d’attentes de croissance particulièrement élevées : Bank of America (BofA) a relevé massivement, en mai 2026, son objectif de cours à 950 dollars américains. Quant à Samsung, avec la progression continue de la production en série de la norme HBM4, il dispose du plus grand potentiel de récupération de parts de marché.
Niveau L2 – DRAM sur carte mère
Ce niveau correspond aux barrettes de mémoire que l’on connaît couramment.
La DRAM sur carte mère englobe des produits standards tels que DDR5, LPDDR, GDDR et MR-DIMM. Il s’agit actuellement de la composante la plus importante du système de stockage IA en termes de chiffre d’affaires mondial, avec une taille globale estimée à environ 12,183 milliards de dollars américains en 2025.
Samsung, SK Hynix et Micron continuent de dominer ce marché. Selon les données les plus récentes disponibles pour le quatrième trimestre 2025, Samsung détient 36,6 % des parts de marché (premier rang), SK Hynix 32,9 % (deuxième rang) et Micron 22,9 % (troisième rang).
La réorientation progressive des capacités de production vers l’HBM, plus rentable, a permis de maintenir des marges élevées et un fort pouvoir de fixation des prix pour la DRAM conventionnelle. Bien que la marge unitaire de la DRAM sur carte mère soit inférieure à celle de l’HBM, son volume global reste le plus important.
Niveau L3 – Couche de mémoire mutualisée via CXL
CXL (Compute Express Link) permet de mutualiser la DRAM, autrefois limitée à une seule carte mère de serveur, à l’échelle de l’intégralité d’un rack.
À partir de la version CXL 3.x, toute la mémoire d’un rack pourra être partagée et dynamiquement allouée entre plusieurs GPU, répondant ainsi aux besoins croissants liés au cache KV, aux bases de données vectorielles et aux index RAG en inférence IA.
Le marché des modules mémoire CXL, qui ne représentait que 1,6 milliard de dollars américains en 2024, devrait atteindre 23,7 milliards en 2033. Ce segment restera vraisemblablement dominé par les mêmes trois géants : Samsung, SK Hynix et Micron.
Dans ce segment, Astera Labs conçoit des « retimers » (répéteurs régénérant le signal) et des contrôleurs intelligents de mémoire assurant l’interconnexion entre CXL et PCIe, détenant environ 55 % de ce sous-marché. Son chiffre d’affaires du dernier trimestre s’élève à 308 millions de dollars américains (+93 % en glissement annuel), sa marge brute non-GAAP atteint 76,4 % et son bénéfice net progresse de 85 % en glissement annuel — une rentabilité remarquable.
Niveau L4 – SSD d’entreprise : les principaux bénéficiaires de l’ère de l’inférence
Les SSD NVMe d’entreprise constituent le terrain privilégié pour les points de sauvegarde (checkpoints) des entraînements IA, les index RAG, le déchargement du cache KV et la mise en cache des poids des modèles. Les SSD QLC à très haute capacité ont désormais complètement supplanté les disques durs (HDD) dans les « lacs de données » IA.
Le marché des SSD d’entreprise atteindra environ 2,61 milliards de dollars américains en 2025, avec un CAGR de 24 %, et devrait atteindre 7,6 milliards en 2030.
Quant à la répartition du marché, elle suit encore une fois le schéma des trois géants.
Selon les revenus du quatrième trimestre 2025, Samsung détient 36,9 % des parts, SK Hynix (incluant Solidigm) 32,9 %, Micron 14,0 %, Kioxia 11,7 % et SanDisk 4,4 %. Ces cinq acteurs cumulent environ 90 % du marché.
La principale évolution observée concerne l’essor spectaculaire des SSD QLC dans les scénarios d’inférence IA. Solidigm (filiale de SK Hynix) et Kioxia ont déjà lancé des produits offrant une capacité de 122 To par plateau. Le cache KV et les index RAG utilisés en inférence IA migrent progressivement depuis l’HBM vers les SSD.
Du point de vue des « piscines » de profits, les SSD d’entreprise ne bénéficient pas d’une marge aussi élevée que celle de l’HBM, mais profitent d’un double effet favorable : la croissance de la capacité et l’expansion de l’inférence.
SK Hynix et Kioxia représentent des actifs relativement purs dans ce domaine. En revanche, Samsung et SK Hynix tirent profit simultanément des trois couches (HBM, DRAM et NAND), ce qui en fait des entreprises de stockage IA plus complètes et intégrées.
Niveau L5 – NAS et stockage d’objets dans le cloud : la « piscine » de rendement composé générée par la gravité des données
Le stockage NAS et le stockage d’objets dans le cloud constituent la couche externe du « lac de données » IA, servant aux corpus d’entraînement, aux sauvegardes, à l’archivage et à la collaboration inter-équipes. En 2025, le marché du NAS atteindra environ 3,96 milliards de dollars américains (CAGR de 17 %), tandis que le stockage d’objets dans le cloud devrait représenter environ 910 millions (CAGR de 16 %).
Les principaux fournisseurs de stockage de fichiers d’entreprise sont NetApp, Dell, HPE et Huawei ; pour les PME, les leaders sont Synology et QNAP. Pour le stockage d’objets dans le cloud, on peut estimer les parts de marché à partir des parts d’infrastructure en tant que service (IaaS) : AWS détient environ 31–32 %, Azure environ 23–24 %, Google Cloud environ 11–12 %, soit un total cumulé de 65–70 %.
Les profits tirés de cette couche proviennent principalement de la gestion à long terme des données, des frais de sortie de données (data egress) et du verrouillage par l’écosystème.
En résumé :
1) La DRAM représente le plus gros volume, mais affiche la marge la plus faible (30–40 %) ; l’HBM, dont le volume ne représente qu’un tiers de celui de la DRAM, affiche une marge plus de deux fois supérieure (60 %+). Quant au marché des « retimers » CXL, bien que le plus petit, il affiche la marge la plus élevée (76 %+). Plus on se rapproche de l’unité de calcul, plus la rareté et la rentabilité sont élevées.
2) La croissance des « piscines » de profits provient principalement de trois sources : l’HBM (CAGR de 28 %), les SSD d’entreprise (CAGR de 24 %) et la mutualisation via CXL (CAGR de 37 %).
3) Chaque niveau présente des barrières spécifiques à l’entrée : l’HBM repose sur des barrières technologiques (TSV, CoWoS, montée en rendement), CXL sur des brevets et certifications (avec une chaîne d’approvisionnement très concentrée pour les « retimers »), tandis que les services reposent sur les coûts de changement de solution.
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