τ Scaling：華為為後摩爾時代設計的新增長引擎

過去 60 年，半導體行業一直靠縮小晶體管尺寸（摩爾定律）推動進步，越做越小、越做越密、成本越低。

但現在這條路走不動了：

• 7nm 以下工藝收益暴跌
• 光刻機成本天價
• 先進製程單顆芯片設計費超 10 億美元
• 單個晶體管成本不降反升

華為半導體團隊用 6 年、381 款量產芯片驗證出新方向：

不拼尺寸，改拼時間。

提出 τ 縮放理論（τ Scaling）：

把“時間”當成核心優化指標，全鏈路壓縮特徵時間 τ，從晶體管開關（皮秒）到數據中心任務（秒），覆蓋 12 個數量級。

簡單說：

以前比誰更小，現在比誰更快、延時更低、效率更高。

一、τ 縮放到底是什麼？

τ 就是各層的延時 / 時間常數，分四層：

• 晶體管：開關速度
• 電路：信號傳輸延時
• 芯片：計算、訪存延時
• 系統：端到端通信同步時間

目標就是全棧一起壓 τ，工藝、電路、架構、系統用同一套指標優化，不再各幹各的。

二、手機端落地：LogicFolding（邏輯摺疊）

在不升級工藝的前提下，把芯片垂直堆疊，用超精密混合鍵合把關鍵路徑分到多層，相當於給芯片“疊樓層”。

• 晶體管密度：一代從 155→238 百萬顆/平方毫米，提升 55%
• 能效：漲 41%，主頻提升近 13%
• SRAM 頻率：漲超 40%
• 麒麟 2026 主頻衝到 3.1GHz，2029 年目標 4GHz

三、AI 數據中心落地：全鏈路壓延時

AI 集群 80% 能耗、70% 成本都在數據搬運，核心是壓通信時間。

1. 統一總線（Unified Bus）

砍掉多層協議，遠程訪問延時從幾十微秒壓到約 100 納秒，快 500 倍。

2. Hi-ONE 光互聯

單模塊 8Tb/s，銅線換光纖，距離從 1 米擴到 100 米，適配萬卡集群。

3. 3D Folding

解決 2.5D 封裝“面積漲得快、接口跟不上”的問題，把內存、供電、光口搬到垂直面，和算力同步擴容。

• 預測：2035 年 AI 硬件集成度提升超 100 倍

四、邏輯與內存重新融合

早年 CPU 和內存分開發展，現在 AI 時代數據搬運比計算更關鍵，內存和邏輯必須緊密 3D 集成，產業鏈話語權向內存、封裝傾斜。

五、剩下的挑戰

• EDA 工具要適配 3D 堆疊設計
• 晶圓間工藝差異、垂直互聯損耗要優化
• 要配套新的能效、Benchmark 標準

結論

摩爾定律的尺寸時代結束，時間縮放時代開始。

不用死磕最先進光刻機，靠 3D 堆疊、系統架構、互聯優化，照樣能持續提升性能、能效。

這會是未來 10 年半導體的核心路線。