τスケーリング：ファーウェイがポスト・ムーア時代に向けて設計した新たな成長エンジン
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τスケーリング：ファーウェイがポスト・ムーア時代に向けて設計した新たな成長エンジン
「サイズ縮小」から「時間短縮」へ。
Web3業界の深掘り報道に専念し潮流を洞察過去60年間、半導体業界はトランジスタのサイズを縮小する（ムーアの法則）ことで進化を遂げてきました。つまり、より小さく、より高密度に、そしてより低コストで製造することを目指してきました。
しかし、現在この道は行き詰まっています：
- 7nm以下のプロセス技術では収益性が急激に低下
- リソグラフィ装置（露光装置）のコストが天文学的水準に達
- 最先端プロセスにおける1チップの設計費用が10億ドルを超える
- 単一トランジスタのコストが、むしろ上昇している
ファーウェイの半導体チームは、6年間・381種類の量産チップを用いた検証を通じて、新たな方向性を確立しました：
サイズ競争をやめ、「時間」を競うことに転換する。
その理論として「τスケーリング（τ Scaling）」を提唱しました。
「時間」を最適化の中心指標と位置づけ、トランジスタのスイッチング（ピコ秒）からデータセンター内のタスク完了（秒）に至るまで、全工程にわたって特徴的な時間定数τを圧縮します。これは12桁ものスケールをカバーします。
簡単に言うと：
かつては「誰がより小さく作れるか」が勝負でしたが、今後は「誰がより速く、遅延が低く、効率が高くできるか」が問われるのです。
一、τスケーリングとは何か？
τとは、各レイヤーにおける遅延／時定数を意味し、以下の4つのレイヤーに分けられます：
- トランジスタ：スイッチング速度
- 回路：信号伝送遅延
- チップ：計算およびメモリアクセス遅延
- システム：エンドツーエンド通信および同期時間
目標は、これらの全スタックにおいてτを一貫して圧縮することです。プロセス、回路、アーキテクチャ、システムの各領域が、同一の指標に基づいて最適化され、これまでのようにそれぞれが独立して最適化されるのではなく、統合的に取り組まれます。
二、スマートフォン向け実装：LogicFolding（論理折り畳み）
プロセス技術をアップグレードせずに、チップを垂直方向に積層し、超高精度ハイブリッドボンディングを用いて、クリティカルパスを複数のレイヤーに分散配置します。これは、まるでチップに「階層を追加する」ようなものです。
- トランジスタ密度：1世代で155→238百万個／平方ミリメートルへ（55％向上）
- エネルギー効率：41％向上、動作周波数（主周波数）も約13％向上
- SRAM周波数：40％以上向上
- キリン2026の主周波数は3.1GHzに達し、2029年の目標は4GHz
三、AIデータセンター向け実装：全リンク遅延の圧縮
AIクラスターにおいては、消費電力の80％、コストの70％がデータ移動に起因しており、その核心課題は通信遅延の削減にあります。
1．ユニファイドバス（統一バス）
多重化されたプロトコル層を廃止し、リモートアクセス遅延を数十マイクロ秒から約100ナノ秒へと圧縮。これにより、500倍の高速化を実現します。
2．Hi-ONE光インターコネクト
1モジュールあたり8Tb/sの帯域を実現。銅線から光ファイバーへの置き換えにより、接続距離を1メートルから100メートルへと拡大。これは、万単位のGPU（またはAIアクセラレータ）を搭載した大規模クラスターにも対応可能です。
3．3D Folding
2.5Dパッケージングが抱える「面積増加は早いが、インターフェースの拡張が追い付かない」という課題を解決するため、メモリ、電源、光インターフェースをチップの垂直面に配置し、演算性能の拡張と同期してスケールアップを可能にします。
- 予測：2035年にはAIハードウェアの集積度が100倍以上向上
四、論理回路とメモリの再融合
初期にはCPUとメモリは別々の道で発展してきましたが、AI時代においては、データ移動が計算よりも重要になっています。そのため、メモリと論理回路は密接な3D統合が不可欠であり、サプライチェーンにおける主導権は、メモリおよびパッケージング分野へとシフトしています。
五、残された課題
- EDAツールが3D積層設計に対応できるよう改修が必要
- ウエハー間のプロセスばらつきや、垂直方向の相互接続における信号損失の最適化が必要
- 新たなエネルギー効率評価基準およびベンチマーク基準の策定が求められる
結論
ムーアの法則による「サイズの時代」は終わり、代わりに「時間の縮小（τスケーリング）の時代」が始まりました。
最も先進的なリソグラフィ装置への過度な依存をやめ、代わりに3D積層、システムアーキテクチャ、インターコネクトの最適化によっても、性能およびエネルギー効率の継続的な向上が可能です。
これは、今後10年間における半導体業界の中心的な技術ロードマップとなるでしょう。
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